Organizacion De La Memoria 93h2j
This document was ed by and they confirmed that they have the permission to share it. If you are author or own the copyright of this book, please report to us by using this report form. Report l4457
Overview 6h3y3j
& View Organizacion De La Memoria as PDF for free.
More details h6z72
- Words: 4,443
- Pages: 12
1
Estructura y Tecnología de Computadores Módulo F. El subsistema de memoria
Tema 12. Organización de la memoria
José Manuel Mendías Cuadros Dpto. Dpto. Arquitectura de Computadores y Automática Universidad Complutense de Madrid
2
contenidos 1. Introducción Función del sistema de memoria. Parámetros de caracterización del sistema de memoria: ubicación, método de , tiempos de y de ciclo, ancho de banda, tamaño, coste por byte y unidad de transferencia.
2. Jerarquía de memoria Necesidad de la jerarquía de memoria. Niveles de la jerarquía de memoria. Principio de localidad de referencia: espacial y temporal. Propiedades de una jerarquía de memoria. Parámetros de caracterización del rendimiento en una jerarquía de memoria: tiempos de acierto y de penalización.
3. Tipos de memoria semiconductora Clasificación: RAM, NVRAM, ROM, PROM, EPROM, EEPROM y FLASH. Adaptadores de memoria.
4. Memoria RAM estática (SRAM) Características y estructura. Ciclo de lectura. Ciclo de escritura Diseño de placas de memoria SRAM.
5. Memoria RAM dinámica (DRAM) Características y estructura. Ciclo de lectura. Ciclo de escritura. Evolución de la memoria DRAM. Diseño de placas de memoria DRAM. Organización avanzada de DRAM: EDRAM, EDO RAM, CDRAM, SDRAM, RDRAM.
estructura y tecnología de computadores
3
1. introducción El sistema de memoria almacena los programas y datos que requiere la U Ö Desde el punto de vista del programador/ está compuesta por: Ø Memoria principal: ð Conjunto de celdas de almacenamiento organizadas en palabras del mismo tamaño ð Palabras que almacenan sin distinción tanto datos como programas ð Palabras que se referencian por su dirección Ø La memoria principal es accedida directamente por la U a través del bus del sistema Ø Memoria secundaria: ð Un conjunto de periféricos en donde se almacenan “archivos” de datos y/o programas que pueden ser cargados en memoria principal para su procesado por el computador. Ø La memoria secundaria es accedida indirectamente por la U a través de un interfaz de E/S MEMORIA SECUNDARIA 8085
MEMORIA PRINCIPAL
8085
U
DISCO
estructura y tecnología de computadores
4
1. introducción Parámetros de caracterización de un sistema de memoria Ö Ubicación Ø U (Ej. registros) Ø Interna: accesible directamente por la U (Ej. memoria cache, memoria principal) Ø Externa: accesibles por la U a través de interfaces de E/S (Ej. discos, cintas, CD-ROM, ...)
Ö Método de Ø secuencial (Ej. cintas) ð La información se almacena en forma de bloques o registros organizados secuencialmente ð Para leer/escribir un registro hay que desplazarse desde la posición actual a la deseada, pasando por todos los registros intermedios ð El tiempo necesario para acceder a un registro es variable, en función de su posición
Ø directo (Ej. discos) ð Los bloques de información se organizan en regiones (pistas) ð Para leer/escribir un bloque se accede de forma directa a la región específica y dentro de esa región se realiza una búsqueda secuencial del bloque en cuestión (sector) ð El tiempo de es variable, aunque es más rápido que el secuencial
Ø aleatorio -- random -- (Ej. memoria principal) ð Cada posición de memoria tiene un único método de cableado físicamente ð El tiempo de a una posición es independiente de su dirección o de la secuencia de s previos
Ø asociativo (Ej. memoria cache) ð Es una memoria de aleatorio en la que las palabras no están ordenadas por dirección ð Cada palabra tiene asociada una marca o tag (normalmente almacena su dirección o parte de la misma) ð Para acceder a una determinada dirección de memoria es necesario comparar la dirección a la que se desea acceder con cada una de las marcas de todas las palabras de memoria
estructura y tecnología de computadores
5
1. introducción Parámetros de caracterización de un sistema de memoria (cont.) Ö Tiempo de (Ti)
Ø En memorias de aleatorio ð Tiempo que transcurre desde que se especifica una dirección de memoria hasta que el dato o bien ha sido almacenado o bien está disponible para su uso
Ø En memorias de secuencial/directo ð Tiempo que se tarda en situar el mecanismo de lectura/escritura sobre la posición deseada
Ö Tiempo de ciclo de memoria Ø Aplicable únicamente a memorias de aleatorio ð Tiempo mínimo que debe dejarse transcurrir entre dos s consecutivos ð Es algo mayor que el tiempo de (contempla los tiempos de permanencia de las señales en los buses)
Ö Ancho de banda o velocidad de transferencia (Bi)
Ø Velocidad a la que se pueden transmitir datos desde/hacia una unidad de memoria Ø En memorias de aleatorio ð Es igual a la inversa del tiempo de ciclo de memoria
Ø En memorias de secuencial/directo ð Depende del tiempo de medio y de la velocidad de transferencia del dispositivo
Ö Tamaño de la memoria (Si)
Ø Nº de bytes que pueden almacenarse en el dispositivo de memoria
Ö Coste por byte (Ci) Ø Coste medio estimado por cada byte de memoria ð El coste total de un dispositivo de memoria viene dado por Ci*Si
Ö Unidad de transferencia (Xi)
Ø Unidad de información con las que trabaja un determinado dispositivo de memoria ð Puede oscilar entre un byte o una palabra, hasta bloques de varios Kbytes
estructura y tecnología de computadores
6
2. jerarquía de memoria Problema: Ö ¿Qué se requiere de un sistema de memoria?: Ø Que sea grande Ø Que sea rápido Ø Que sea barato
Ö Ninguna tecnología es óptima para satisfacer todas las necesidades de un computador ya que en todo el espectro de posibles tecnologías se cumple: Ø Ø Ø Ø
A mayor capacidad, mayor tiempo de A menor tiempo de , mayor coste bit A mayor capacidad, menor coste por bit Conclusión: es imposible que utilizando una única tecnología se cumplan los requisitos de capacidad, velocidad y coste
Solución: jerarquía de memoria Ö Usar varias tecnologías y organizarlas jerárquicamente por niveles Ö De manera que desde el punto de vista de la U: Ø se comporten como un único sistema de memoria Ø con un tamaño igual al que pueda disponerse de la tecnología más barata Ø con un tiempo de tan rápido como el que pueda ofertar la tecnología más rápida
estructura y tecnología de computadores
7
2. jerarquía de memoria Niveles de la Jerarquía de memoria Ö Un computador típico está formado
Registros de la U
nivel 0
Cache (SRAMs)
nivel 1
por diversos niveles de memoria,
ð Memoria Principal ð Memoria Secundaria (discos) ð Unidades de Cinta (Back-up) y CD-ROMs
Ö El coste de todo el sistema de
Memoria Principal (DRAMs)
nivel 2
Almacenamiento en disco (estado sólido, magnéticos)
nivel 3
Almacenamiento en cinta (cintas, discos ópticos)
memoria excede al coste de la U
nivel 4
ð Es muy importante optimizar su uso
estructura y tecnología de computadores
8
2. jerarquía de memoria Ö Si consideramos el nivel i y el nivel i-1, de la jerarquía de memoria en general se cumple que: Ø Ti-1 < Ti; Si-1 < Si; Ci-1 > Ci; Bi-1 > Bi; Xi-1 < Xi Ø Los niveles más bajos de memoria son de rápido, de pequeño tamaño, de un alto coste por bit, de ancho de banda elevado y utilizan unidades de transferencia pequeñas, en relación con los niveles más altos Registros U
Cache
Memoria Principal
Disco
Cinta
Tecnología
ECL
256K-bit SRAM
4M-bit DRAM
1 Gbyte
5-Gbyte
ti: Tiempo de
10 ns
25-40 ns
60-100 ns
12-20 ms
2-20 min (búsqueda)
si: Capacidad
512 bytes
128 Kb
512 Mb
60-228 Gb
512 Gb - 2 Tb
ci: Coste (cent/Kb)
18000
72
5.6
0.23
0.01
bi: Ancho de banda (Mb/s)
400-800
250-500
80-133
3-5
0.18-0.23
xi: Unidad de transferencia
4-8 bytes/palabra
32 bytes/bloque
0.5-1 Kb/página
5-512 Kb/fichero
backup
Gestión de asignación
Compilador
Hardware
SO
SO /
SO /
Sistema de memoria de un Mainframe en 1993
estructura y tecnología de computadores
Coste
ð Memoria Cache
Capacidad
ð Registros de la U
Tiempo de
organizados de forma jerárquica:
9
2. jerarquía de memoria Ö Objetivo: el sistema de memoria jerárquica debe hacer que todo momento los datos que necesite la U se encuentren en el nivel más bajo de jerarquía. Ö Medio: anticipando las referencias que realizará en un futuro la U
Principio de localidad Las referencias a direcciones de memoria que realiza la U no son completamente aleatorias sino que tienden a agruparse en una pequeña porción del espacio de direcciones disponible. Así si se referencia una dirección: Ø Localidad temporal: es posible que se vuelva a referenciar en un futuro cercano ð bucles, subrutinas, variables locales Ø Localidad espacial: es posible que se referencien direcciones cercanas y en particular es posible que se referencie la siguiente dirección (localidad secuencial) ð programas secuenciales, estructuras de datos
Ö El sistema de memoria jerárquica hace uso del principio de localidad de referencia: Ø Manteniendo en cada nivel una copia de un subconjunto de la información almacenada en el siguiente nivel Ø Manteniendo cerca del procesador las últimos datos referenciados Ø Moviendo cerca del procesador no sólo el dato referenciado sino una colección de datos (bloque) contiguos a dicha referencia
Ö Propiedades de una jerarquía de memoria: Ø Inclusión: todos los datos contenidos en un nivel dado se encuentran en un nivel superior Ø Coherencia: las copias de un mismo dato en diferentes niveles deben ser coherentes
estructura y tecnología de computadores
10
2. jerarquía de memoria Parámetros de caracterización del rendimiento de un sistema jerárquico de memoria
Nivel i
St = Si +1 Ct =
Nivel i+1
Ci ⋅ Si + Ci +1 ⋅ Si +1 Si + Si +1
Tt = Ti + (1 − H )Ti +1
si Si +1 >> Si ⇒ Ct ≈ Ci +1
si H ≈ 1 ⇒ Tt ≈ Ti
Ö Nomenclatura: Ø Bloque: unidad mínima de transferencia entre los dos niveles Ø Acierto (hit): el dato solicitado está en el nivel i ð Tasa de aciertos (hit ratio): la fracción de s encontrados en el nivel i ð Tiempo de acierto: tiempo de del nivel i + tiempo detección de acierto Ø Fallo (miss): el dato solicitado no está en el nivel i y es necesario buscarlo en el nivel i+1 ð Tasa de fallos (miss ratio): 1 - (Tasa de aciertos) ð Tiempo de penalización: tiempo de sustitución de un bloque del nivel i + tiempo de al dato
estructura y tecnología de computadores
11
3. tipos de memoria semiconductora
Clasificación Tipo de memoria RAM
Clase
Volátil Sí
Descripción / Tipos DRAM (RAM dinámica) •
(Random Access Memory)
NVRAM
Almacena los datos como cargas de un condensador
SRAM (RAM estática)
Memorias de lectura/escritura
•
Almacena los datos en biestables
No
Mantiene los datos mediante una batería interna
No
Programables por máscara (como cualquier chip) una sola vez Programables eléctricamente por el una única vez Programables eléctricamente por Borrables por ultravioleta (chip completo) Programables eléctricamente por Borrables eléctricamente por bloques Programables eléctricamente por Borrables eléctricamente por bytes
(Non-Volatile RAM)
ROM (Read Only Memory)
Memorias de sólo lectura
PROM
No
(Programmable ROM)
EPROM
No
(Erasable PROM)
Memorias de EEPROM Sobre todo (Electrically Erasable PROM) lectura FLASH memory
No No
estructura y tecnología de computadores
12
3. tipos de memoria semiconductora Conexión de módulos de memoria (ROM o RAM) al bus del sistema Ö Los módulos típicos de memoria ROM (PROM, EPROM, etc.) y RAM (SRAM, DRAM) son asíncronos Ø La operaciones de lectura y escritura no se rigen por una señal de reloj Ø Para iniciar una transferencia se utilizan las señales de ð Dirección ð Chip select (CS*) ð Tipo de operación: OE* = Output Enabled (operación de lectura) y WE* = Write Enabled (operación de escritura) Ø Los ciclos de lectura/escritura tienen una duración determinada y conocida para un módulo de memoria específico
Ö El módulo de memoria debe conectarse al bus del sistema a través de un controlador o adaptador de memoria Ø Convierte las señales de control que genera la U a las señales que utiliza el módulo de memoria Ø Genera las señales de control necesarias sobre la U para que las transferencias se realice correctamente, conocido el tiempo de ciclo de la memoria ð WAIT o READY en bus semisíncrono ð SSYNC o DTACK* en bus asíncrono
Ejemplo: Conexión de un módulo de memoria al i8086
Dir Datos
i8086
ALE RD* WR*
Dir Controlador de memoria
Mem/IO* READY CLK
estructura y tecnología de computadores
Datos CS* OE* WE*
Memoria (ROM o RAM)
13
4. memoria RAM estática (SRAM) Características de la memoria RAM estática (SRAM) Ö Celda básica (1 bit) constituida por un biestable Ø Mantiene la información mientras exista suministro eléctrico Ø La implementación puede ser bipolar o MOS Esquema chip de memoria SRAM 2nxk
Ö Ventajas
Celdas de memoria (1 bit)
Ö Aplicación
1
···
K-1
Palabra 0
0
1
···
K-1
Palabra 1
Ø Diseño de memorias cache ð Alta velocidad y pequeño tamaño
Ö Chips de memoria SRAM comerciales Ø Tamaño 2nxk ð 2n palabras de k bits, siendo k = 1, 2, 4 u 8 Ø Ejemplo: chips de memoria 51C86 de Intel
0
OE* WE* CS*
ð Tamaño 4Kx4
···
an-1
0
···
a0 a1
···
Ø Disipan mucha energía Ø Baja densidad de integración Ø Coste elevado
Descodificador (n a 2n)
ð Alta velocidad de transferencia
Ö Desventajas
Bits de dirección
Ø Tiempo de y de ciclo reducido
1
···
K-1
Palabra k-1
Drivers de entrada/salida
b0
b1
···
bk-1
Bits de datos (entrada/salida) Ø Organización 2-D ð Un chip de 2n palabras de k bits se organiza como un array de 2n filas por k columnas Ø Para construir placas de memoria de mayor tamaño se deben combinar varios chips de memoria con la lógica de descodificación adicional adecuada
estructura y tecnología de computadores
14
4. memoria RAM estática (SRAM) Ciclo de lectura de SRAM
tRC: Tiempo de ciclo de lectura Tiempo mínimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tA: Tiempo de Tiempo máximo que transcurre entre que se activan las líneas de dirección y se obtiene una salida estable en las líneas de datos (supuesto que las líneas CS* y OE* están activadas con suficiente antelación)
tCO: Tiempo de desde la selección del dispositivo Tiempo máximo que transcurre entre que se activa la línea de selección (CS*) y se obtiene una salida estable en las líneas de datos (supuesto que las líneas de dirección y OE* están activadas con suficiente antelación)
tOE: Tiempo de desde la activación de la señal de lectura Tiempo máximo que transcurre entre que se activa la señal de lectura (OE*) y se obtiene una salida estable en las líneas de datos (supuesto que las líneas de dirección y CS* están activadas con suficiente antelación)
tOHA: Tiempo de permanencia de los datos (hold) Tiempo mínimo que deben permanecer los datos estables a la salida después de desactivar las líneas de dirección
estructura y tecnología de computadores
15
4. memoria RAM estática (SRAM) Ciclo de escritura de SRAM
tWC: Tiempo de ciclo de escritura Tiempo mínimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tAS: Tiempo de establecimiento de las direcciones Tiempo mínimo que tienen que estar las direcciones estables antes de activar CS* y WE*
tWP: Tiempo de ancho del pulso de escritura Tiempo mínimo que debe permanecer activa la señal de escritura (WE*) para asegurar el correcto almacenam. de los datos
tCW: Tiempo de ancho del pulso de selección de chip Tiempo mínimo que debe permanecer activa la señal de “chip select” (CS*) para asegurar el correcto almacenam. de los datos
tDW: Tiempo de establecimiento de los datos antes del final del ciclo Tiempo mínimo que deben estar los datos estables en el bus antes de la desactivación de CS* y/o WE*
tWR: Tiempo de recuperación de la escritura Tiempo mínimo que deben permanecer las direcciones estables en el bus después de la escritura
tDH: Tiempo de permanencia de los datos Tiempo mínimo que deben permanecer los datos estables en el bus después de la escritura
estructura y tecnología de computadores
16
4. memoria RAM estática (SRAM) Diseño de placas de memoria SRAM
Ö Ejemplo: Diseñar una placa de memoria de tamaño 64Kx8 a partir de chip de 16Kx1 Ø Nº de chips de memoria necesarios: 32 (4 filas x 8 columnas) Ø Nº total de líneas de dirección: 16 (64Kpalabras de 8 bits) Ø Nº de líneas de dirección de entrada a un chip básico: 14 (16Kpalabras de 1 bit)
A15 A14 A13 -A0 WR* RD* CS*
OE* WE*
14
OE* WE*
14
16Kx1 b0 CS*
0
Descodif.
1
14
16Kx1 b0 CS*
OE* WE*
14
16Kx1 b0 CS*
3
···
CS*
OE* WE*
14 E
OE* WE*
16Kx1 b0
OE* WE*
16Kx1 b0
···
CS*
14
16Kx1 b0 CS*
2 1 0
OE* WE*
14
OE* WE*
14
16Kx1 b0 CS*
CS*
OE* WE*
16Kx1 b0
···
CS*
D7
16Kx1 b0 CS*
OE* WE*
14
16Kx1 b0
estructura y tecnología de computadores
···
CS*
OE* WE*
14
OE* WE*
14
16Kx1 b0
D6
14
16Kx1 b0 CS*
D0
17
4. memoria RAM estática (SRAM) Diseño de placas de memoria RAM y ROM
A0-A15
Ö Ejemplo: Diseñar una placa de memoria de 128Kx32 (64Kx32 de ROM y 64Kx32 de RAM) a partir de:
64
64
64
64
Ø Chips de memoria ROM 64Kx8 Ø Chips de memoria SRAM 32Kx8 A16 CS* A15
estructura y tecnología de computadores
18
5. memoria RAM dinámica (DRAM) Características de la memoria RAM dinámica (DRAM) Ö Celda básica (1 bit) constituida por un condensador y un único transistor MOS Ø La información binaria se mantiene en forma de carga del condensador ð 1 lógico: presencia de carga en el condensador; 0 lógico: ausencia de carga en el condensador
Ø El control de la carga/descarga del condensador se realiza mediante un conmutador ð Implementado mediante un transistor MOS
Ø Los condensadores pierden la carga al cabo de unos pocos milisegundos ð Necesidad de un refresco periódico de la información contenida en la RAM ð El refresco consiste en la lectura del condensador y posterior escritura con idéntico valor (amplificado)
Ö Ventajas
Esquema chip de memoria DRAM 2nx1
Ø Bajo consumo de energía Ø Alta densidad de integración Ø Coste reducido
n/2
Ö Desventajas n Dir.
Ö Aplicación
n/2
Ø Diseño de memoria principal ð Gran tamaño y velocidad baja
Ö Chips de memoria DRAM Ø Tamaño 2nx1 ó 2nx4 Ø Organización 2-1/2-D ð Un array 2n/2x2n/2 por bit
. . .
Matriz de 2n/2 x 2n/2 celdas
. . .
Ø Tiempo de ciclo elevado Ø Necesidad de refresco
Registro de dirección de la fila
Descodific. de filas
RAS*
Registro de dirección de la columna
Selector de columna
CAS*
estructura y tecnología de computadores
BOUT BIN
RAS*: Línea de selección de la fila CAS*: Línea de selección de la columna
R/W*
19
5. memoria RAM dinámica (DRAM) Ciclo de lectura de DRAM tRC: Tiempo de ciclo de lectura Tiempo máximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tASR y tRAH : Tiempos de estabilización y permanencia de la dirección de fila Tiempo mínimo que debe permanecer la dirección de fila estable antes y después de la activación de RAS*
tASC y tCAH : Tiempos de estabilización y permanencia de la dirección de columna Tiempo mínimo que debe permanecer la dirección de columna estable antes y después de la activación de CAS*
tCAS: Ancho del pulso de la señal CAS* Tiempo mínimo que debe permanecer CAS* activada
tRAS: Ancho del pulso de la señal RAS* Tiempo mínimo que debe permanecer RAS* activada
tRDC: Tiempo retardo entre RAS* y CAS* Intervalo temporal que debe transcurrir entre la activación de RAS* y la activación de CAS*
tRAC: Tiempo de desde la activación RAS* Tiempo máximo que transcurre la activación de RAS* y la aparición de datos estables a la salida
tCAC: Tiempo de desde la activación CAS* Tiempo máximo que transcurre la activación de CAS* y la aparición de datos estables a la salida
tOFF: Tiempo de permanencia de los datos Tiempo mínimo que deben permanecer los datos estables a la salida después de desactivar las líneas RAS* y CAS* Tiempo total de
=
Tiempo de a fila
+
Tiempo de a columna
estructura y tecnología de computadores
20
5. memoria RAM dinámica (DRAM) Ciclo de escritura de DRAM tRC: Tiempo de ciclo de escritura Tiempo máximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tASR y tRAH : Tiempos de estabilización y permanencia de la dirección de fila Tiempo mínimo que debe permanecer la dirección de fila estable antes y después de la activación de RAS*
tASC y tCAH : Tiempos de estabilización y permanencia de la dirección de columna Tiempo mínimo que debe permanecer la dirección de columna estable antes y después de la activación de CAS*
tCAS: Ancho del pulso de la señal CAS* Tiempo mínimo que debe permanecer CAS* activada
tRAS: Ancho del pulso de la señal RAS* Tiempo mínimo que debe permanecer RAS* activada
tRDC: Tiempo retardo entre RAS* y CAS* Intervalo temporal que debe transcurrir entre la activación de RAS* y la activación de CAS*
tWP: Tiempo de ancho de la señal de escritura Tiempo mínimo que debe permanecer la señal de escritura activada (R/W*=0)
tDS y tDH : Tiempos de estabilización y permanencia de los datos Tiempo mínimo que debe permanecer los datos estables antes y después de la activación de CAS*
estructura y tecnología de computadores
21
5. memoria RAM dinámica (DRAM) Diseño de placas de memoria DRAM
Ö Ejemplo: Diseñar una placa de memoria de tamaño 256Kx8 a partir de chip de 64Kx1 Ø Nº de celdas necesarias: 32 (4 filas x 8 columnas) Ø Nº total de líneas de dirección: 18 (256Kpalabras de 8 bits) Ø Nº de líneas de dirección de entrada a un chip básico: 16 (64Kpalabras de 1 bit)
A17 A16 A15 -A0 R/W*
A16-A 0
CAS* CAS 3*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
RAS* A16-A 0
1 0
Descodif.
E 3 2
CAS 2*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
1 0 A16-A 0
CAS 1*
A16-A 0
CAS 0*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
D7
A16-A 0
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
D6
D0
estructura y tecnología de computadores
22
5. memoria RAM dinámica (DRAM)
1980 1983 1985 1989 1992 1996 1999
Tamaño Chip 64 Kbits 256 Kbits 1 Mbits 4 Mbits 16 Mbits 64 Mbits 128 Mbits
T. (ns) 250 185 135 110 90 60 10
Coste (ptas. por MB) 225000 75000 30000 7500 2500 1500 200
Tamaño Chip (Kbits) Tamaño chip (Kbits)
Año
Tiempo (ns)
140000
300
120000
250
100000
200
80000 60000
150
40000
100 50
20000 0 1980
1985
1990
1995
0 2000
Año
Diferencias entre la evolución de la velocidad de la DRAM, la SRAM y el procesador Ö Las prestaciones del procesador crecen mucho más rápidamente que las prestaciones de la DRAM Ø El ancho de banda con memoria se convierte en un cuello de botella cada vez más importante Ø Fenómeno denominado “memory gap” Ö Necesidad de utilizar técnicas arquitectónicas que reduzcan este problema Ø Organizaciones avanzadas de DRAM Ø EDRAM, EDO RAM, CDRAM, RDRAM, etc. Ø Utilización de memoria cache (SDRAM) Ø Entrelazamiento de la memoria
estructura y tecnología de computadores
Tiempo (ns)
Evolución de la memoria DRAM
23
5. memoria RAM dinámica (DRAM) Organización avanzada de DRAM Ö Existen numerosas técnicas arquitectónicas para mejorar las prestaciones de la memoria principal basada en DRAM DRAM mejorada (EDRAM, “Enhaced DRAM” y EDO RAM “Extended Data Output DRAM”) Ö Cada chip de memoria DRAM tiene asociado un buffer para almacenar la última fila leída Ö En los s siguientes se compara los N/2 bits más significativos de la dirección con la almacenada en el registro de dirección de la fila (que contiene la dirección de la última fila leída) Ø Si la dirección de fila coincide se puede tomar el dato directamente del buffer Ö Cuando se leen varias palabras consecutivas con la misma dirección de fila se reduce el tiempo de a memoria Ø El tiempo de es igual al tiempo de a la columna
64 Kbits 256 Kbits 1 Mbits 4 Mbits 16 Mbits 64 Mbits
T. Total (ns) 250 185 135 110 90 60
T. a palabras consecutivas (ns) 150 100 40 40 30 20
n/2 n Dir.
Registro de dirección de la fila
. . .
Matriz de 2n/2 x 2n/2 celdas
. . .
Tamaño Chip
Descodific. de filas
RAS*
Comparador =
n/2
Registro de dirección de la columna
buffer de 2n/2 bits (última fila leída) Selector de columna
CAS*
estructura y tecnología de computadores
BOUT BIN
24
5. memoria RAM dinámica (DRAM) DRAM cache (CDRAM) Ö Dispone también de una cache SDRAM que puede utilizarse de dos modos: Ø Como buffer de almacenamiento de las filas para acelerar el a posiciones de memoria consecutivas (similar a la EDRAM o EDO RAM) Ø Como una verdadera memoria cache dentro de la jerarquía de memoria
DRAM síncrona (SDRAM) Ö La SDRAM intercambia datos con la U de forma sincronizada con una señal de reloj externa Ø La SDRAM lee o escribe datos bajo el reloj del control del sistema Ø Cada transferencia consume un número fijo de ciclos de reloj Ö Ventajas de la SDRAM sobre la DRAM asíncrona Ø Más rápida puesto que no necesita intercambiar señales de control Ø La U puede realizar otras tareas mientras se preparan o escriben los datos ð En la DRAM asíncrona la U debe permanecer inactiva durante este intervalo de tiempo
DRAM Rambus (RDRAM) Ö La RDRAM tiene un encapsulado vertica Ø Todos los conectores están en un lateral Ø El bus que conecta el procesador con la memoria puede ser de menor longitud (menos de 12 com) ð Las transferencias pueden realizarse a mayor velocidad
estructura y tecnología de computadores
R/W*
Estructura y Tecnología de Computadores Módulo F. El subsistema de memoria
Tema 12. Organización de la memoria
José Manuel Mendías Cuadros Dpto. Dpto. Arquitectura de Computadores y Automática Universidad Complutense de Madrid
2
contenidos 1. Introducción Función del sistema de memoria. Parámetros de caracterización del sistema de memoria: ubicación, método de , tiempos de y de ciclo, ancho de banda, tamaño, coste por byte y unidad de transferencia.
2. Jerarquía de memoria Necesidad de la jerarquía de memoria. Niveles de la jerarquía de memoria. Principio de localidad de referencia: espacial y temporal. Propiedades de una jerarquía de memoria. Parámetros de caracterización del rendimiento en una jerarquía de memoria: tiempos de acierto y de penalización.
3. Tipos de memoria semiconductora Clasificación: RAM, NVRAM, ROM, PROM, EPROM, EEPROM y FLASH. Adaptadores de memoria.
4. Memoria RAM estática (SRAM) Características y estructura. Ciclo de lectura. Ciclo de escritura Diseño de placas de memoria SRAM.
5. Memoria RAM dinámica (DRAM) Características y estructura. Ciclo de lectura. Ciclo de escritura. Evolución de la memoria DRAM. Diseño de placas de memoria DRAM. Organización avanzada de DRAM: EDRAM, EDO RAM, CDRAM, SDRAM, RDRAM.
estructura y tecnología de computadores
3
1. introducción El sistema de memoria almacena los programas y datos que requiere la U Ö Desde el punto de vista del programador/ está compuesta por: Ø Memoria principal: ð Conjunto de celdas de almacenamiento organizadas en palabras del mismo tamaño ð Palabras que almacenan sin distinción tanto datos como programas ð Palabras que se referencian por su dirección Ø La memoria principal es accedida directamente por la U a través del bus del sistema Ø Memoria secundaria: ð Un conjunto de periféricos en donde se almacenan “archivos” de datos y/o programas que pueden ser cargados en memoria principal para su procesado por el computador. Ø La memoria secundaria es accedida indirectamente por la U a través de un interfaz de E/S MEMORIA SECUNDARIA 8085
MEMORIA PRINCIPAL
8085
U
DISCO
estructura y tecnología de computadores
4
1. introducción Parámetros de caracterización de un sistema de memoria Ö Ubicación Ø U (Ej. registros) Ø Interna: accesible directamente por la U (Ej. memoria cache, memoria principal) Ø Externa: accesibles por la U a través de interfaces de E/S (Ej. discos, cintas, CD-ROM, ...)
Ö Método de Ø secuencial (Ej. cintas) ð La información se almacena en forma de bloques o registros organizados secuencialmente ð Para leer/escribir un registro hay que desplazarse desde la posición actual a la deseada, pasando por todos los registros intermedios ð El tiempo necesario para acceder a un registro es variable, en función de su posición
Ø directo (Ej. discos) ð Los bloques de información se organizan en regiones (pistas) ð Para leer/escribir un bloque se accede de forma directa a la región específica y dentro de esa región se realiza una búsqueda secuencial del bloque en cuestión (sector) ð El tiempo de es variable, aunque es más rápido que el secuencial
Ø aleatorio -- random -- (Ej. memoria principal) ð Cada posición de memoria tiene un único método de cableado físicamente ð El tiempo de a una posición es independiente de su dirección o de la secuencia de s previos
Ø asociativo (Ej. memoria cache) ð Es una memoria de aleatorio en la que las palabras no están ordenadas por dirección ð Cada palabra tiene asociada una marca o tag (normalmente almacena su dirección o parte de la misma) ð Para acceder a una determinada dirección de memoria es necesario comparar la dirección a la que se desea acceder con cada una de las marcas de todas las palabras de memoria
estructura y tecnología de computadores
5
1. introducción Parámetros de caracterización de un sistema de memoria (cont.) Ö Tiempo de (Ti)
Ø En memorias de aleatorio ð Tiempo que transcurre desde que se especifica una dirección de memoria hasta que el dato o bien ha sido almacenado o bien está disponible para su uso
Ø En memorias de secuencial/directo ð Tiempo que se tarda en situar el mecanismo de lectura/escritura sobre la posición deseada
Ö Tiempo de ciclo de memoria Ø Aplicable únicamente a memorias de aleatorio ð Tiempo mínimo que debe dejarse transcurrir entre dos s consecutivos ð Es algo mayor que el tiempo de (contempla los tiempos de permanencia de las señales en los buses)
Ö Ancho de banda o velocidad de transferencia (Bi)
Ø Velocidad a la que se pueden transmitir datos desde/hacia una unidad de memoria Ø En memorias de aleatorio ð Es igual a la inversa del tiempo de ciclo de memoria
Ø En memorias de secuencial/directo ð Depende del tiempo de medio y de la velocidad de transferencia del dispositivo
Ö Tamaño de la memoria (Si)
Ø Nº de bytes que pueden almacenarse en el dispositivo de memoria
Ö Coste por byte (Ci) Ø Coste medio estimado por cada byte de memoria ð El coste total de un dispositivo de memoria viene dado por Ci*Si
Ö Unidad de transferencia (Xi)
Ø Unidad de información con las que trabaja un determinado dispositivo de memoria ð Puede oscilar entre un byte o una palabra, hasta bloques de varios Kbytes
estructura y tecnología de computadores
6
2. jerarquía de memoria Problema: Ö ¿Qué se requiere de un sistema de memoria?: Ø Que sea grande Ø Que sea rápido Ø Que sea barato
Ö Ninguna tecnología es óptima para satisfacer todas las necesidades de un computador ya que en todo el espectro de posibles tecnologías se cumple: Ø Ø Ø Ø
A mayor capacidad, mayor tiempo de A menor tiempo de , mayor coste bit A mayor capacidad, menor coste por bit Conclusión: es imposible que utilizando una única tecnología se cumplan los requisitos de capacidad, velocidad y coste
Solución: jerarquía de memoria Ö Usar varias tecnologías y organizarlas jerárquicamente por niveles Ö De manera que desde el punto de vista de la U: Ø se comporten como un único sistema de memoria Ø con un tamaño igual al que pueda disponerse de la tecnología más barata Ø con un tiempo de tan rápido como el que pueda ofertar la tecnología más rápida
estructura y tecnología de computadores
7
2. jerarquía de memoria Niveles de la Jerarquía de memoria Ö Un computador típico está formado
Registros de la U
nivel 0
Cache (SRAMs)
nivel 1
por diversos niveles de memoria,
ð Memoria Principal ð Memoria Secundaria (discos) ð Unidades de Cinta (Back-up) y CD-ROMs
Ö El coste de todo el sistema de
Memoria Principal (DRAMs)
nivel 2
Almacenamiento en disco (estado sólido, magnéticos)
nivel 3
Almacenamiento en cinta (cintas, discos ópticos)
memoria excede al coste de la U
nivel 4
ð Es muy importante optimizar su uso
estructura y tecnología de computadores
8
2. jerarquía de memoria Ö Si consideramos el nivel i y el nivel i-1, de la jerarquía de memoria en general se cumple que: Ø Ti-1 < Ti; Si-1 < Si; Ci-1 > Ci; Bi-1 > Bi; Xi-1 < Xi Ø Los niveles más bajos de memoria son de rápido, de pequeño tamaño, de un alto coste por bit, de ancho de banda elevado y utilizan unidades de transferencia pequeñas, en relación con los niveles más altos Registros U
Cache
Memoria Principal
Disco
Cinta
Tecnología
ECL
256K-bit SRAM
4M-bit DRAM
1 Gbyte
5-Gbyte
ti: Tiempo de
10 ns
25-40 ns
60-100 ns
12-20 ms
2-20 min (búsqueda)
si: Capacidad
512 bytes
128 Kb
512 Mb
60-228 Gb
512 Gb - 2 Tb
ci: Coste (cent/Kb)
18000
72
5.6
0.23
0.01
bi: Ancho de banda (Mb/s)
400-800
250-500
80-133
3-5
0.18-0.23
xi: Unidad de transferencia
4-8 bytes/palabra
32 bytes/bloque
0.5-1 Kb/página
5-512 Kb/fichero
backup
Gestión de asignación
Compilador
Hardware
SO
SO /
SO /
Sistema de memoria de un Mainframe en 1993
estructura y tecnología de computadores
Coste
ð Memoria Cache
Capacidad
ð Registros de la U
Tiempo de
organizados de forma jerárquica:
9
2. jerarquía de memoria Ö Objetivo: el sistema de memoria jerárquica debe hacer que todo momento los datos que necesite la U se encuentren en el nivel más bajo de jerarquía. Ö Medio: anticipando las referencias que realizará en un futuro la U
Principio de localidad Las referencias a direcciones de memoria que realiza la U no son completamente aleatorias sino que tienden a agruparse en una pequeña porción del espacio de direcciones disponible. Así si se referencia una dirección: Ø Localidad temporal: es posible que se vuelva a referenciar en un futuro cercano ð bucles, subrutinas, variables locales Ø Localidad espacial: es posible que se referencien direcciones cercanas y en particular es posible que se referencie la siguiente dirección (localidad secuencial) ð programas secuenciales, estructuras de datos
Ö El sistema de memoria jerárquica hace uso del principio de localidad de referencia: Ø Manteniendo en cada nivel una copia de un subconjunto de la información almacenada en el siguiente nivel Ø Manteniendo cerca del procesador las últimos datos referenciados Ø Moviendo cerca del procesador no sólo el dato referenciado sino una colección de datos (bloque) contiguos a dicha referencia
Ö Propiedades de una jerarquía de memoria: Ø Inclusión: todos los datos contenidos en un nivel dado se encuentran en un nivel superior Ø Coherencia: las copias de un mismo dato en diferentes niveles deben ser coherentes
estructura y tecnología de computadores
10
2. jerarquía de memoria Parámetros de caracterización del rendimiento de un sistema jerárquico de memoria
Nivel i
St = Si +1 Ct =
Nivel i+1
Ci ⋅ Si + Ci +1 ⋅ Si +1 Si + Si +1
Tt = Ti + (1 − H )Ti +1
si Si +1 >> Si ⇒ Ct ≈ Ci +1
si H ≈ 1 ⇒ Tt ≈ Ti
Ö Nomenclatura: Ø Bloque: unidad mínima de transferencia entre los dos niveles Ø Acierto (hit): el dato solicitado está en el nivel i ð Tasa de aciertos (hit ratio): la fracción de s encontrados en el nivel i ð Tiempo de acierto: tiempo de del nivel i + tiempo detección de acierto Ø Fallo (miss): el dato solicitado no está en el nivel i y es necesario buscarlo en el nivel i+1 ð Tasa de fallos (miss ratio): 1 - (Tasa de aciertos) ð Tiempo de penalización: tiempo de sustitución de un bloque del nivel i + tiempo de al dato
estructura y tecnología de computadores
11
3. tipos de memoria semiconductora
Clasificación Tipo de memoria RAM
Clase
Volátil Sí
Descripción / Tipos DRAM (RAM dinámica) •
(Random Access Memory)
NVRAM
Almacena los datos como cargas de un condensador
SRAM (RAM estática)
Memorias de lectura/escritura
•
Almacena los datos en biestables
No
Mantiene los datos mediante una batería interna
No
Programables por máscara (como cualquier chip) una sola vez Programables eléctricamente por el una única vez Programables eléctricamente por Borrables por ultravioleta (chip completo) Programables eléctricamente por Borrables eléctricamente por bloques Programables eléctricamente por Borrables eléctricamente por bytes
(Non-Volatile RAM)
ROM (Read Only Memory)
Memorias de sólo lectura
PROM
No
(Programmable ROM)
EPROM
No
(Erasable PROM)
Memorias de EEPROM Sobre todo (Electrically Erasable PROM) lectura FLASH memory
No No
estructura y tecnología de computadores
12
3. tipos de memoria semiconductora Conexión de módulos de memoria (ROM o RAM) al bus del sistema Ö Los módulos típicos de memoria ROM (PROM, EPROM, etc.) y RAM (SRAM, DRAM) son asíncronos Ø La operaciones de lectura y escritura no se rigen por una señal de reloj Ø Para iniciar una transferencia se utilizan las señales de ð Dirección ð Chip select (CS*) ð Tipo de operación: OE* = Output Enabled (operación de lectura) y WE* = Write Enabled (operación de escritura) Ø Los ciclos de lectura/escritura tienen una duración determinada y conocida para un módulo de memoria específico
Ö El módulo de memoria debe conectarse al bus del sistema a través de un controlador o adaptador de memoria Ø Convierte las señales de control que genera la U a las señales que utiliza el módulo de memoria Ø Genera las señales de control necesarias sobre la U para que las transferencias se realice correctamente, conocido el tiempo de ciclo de la memoria ð WAIT o READY en bus semisíncrono ð SSYNC o DTACK* en bus asíncrono
Ejemplo: Conexión de un módulo de memoria al i8086
Dir Datos
i8086
ALE RD* WR*
Dir Controlador de memoria
Mem/IO* READY CLK
estructura y tecnología de computadores
Datos CS* OE* WE*
Memoria (ROM o RAM)
13
4. memoria RAM estática (SRAM) Características de la memoria RAM estática (SRAM) Ö Celda básica (1 bit) constituida por un biestable Ø Mantiene la información mientras exista suministro eléctrico Ø La implementación puede ser bipolar o MOS Esquema chip de memoria SRAM 2nxk
Ö Ventajas
Celdas de memoria (1 bit)
Ö Aplicación
1
···
K-1
Palabra 0
0
1
···
K-1
Palabra 1
Ø Diseño de memorias cache ð Alta velocidad y pequeño tamaño
Ö Chips de memoria SRAM comerciales Ø Tamaño 2nxk ð 2n palabras de k bits, siendo k = 1, 2, 4 u 8 Ø Ejemplo: chips de memoria 51C86 de Intel
0
OE* WE* CS*
ð Tamaño 4Kx4
···
an-1
0
···
a0 a1
···
Ø Disipan mucha energía Ø Baja densidad de integración Ø Coste elevado
Descodificador (n a 2n)
ð Alta velocidad de transferencia
Ö Desventajas
Bits de dirección
Ø Tiempo de y de ciclo reducido
1
···
K-1
Palabra k-1
Drivers de entrada/salida
b0
b1
···
bk-1
Bits de datos (entrada/salida) Ø Organización 2-D ð Un chip de 2n palabras de k bits se organiza como un array de 2n filas por k columnas Ø Para construir placas de memoria de mayor tamaño se deben combinar varios chips de memoria con la lógica de descodificación adicional adecuada
estructura y tecnología de computadores
14
4. memoria RAM estática (SRAM) Ciclo de lectura de SRAM
tRC: Tiempo de ciclo de lectura Tiempo mínimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tA: Tiempo de Tiempo máximo que transcurre entre que se activan las líneas de dirección y se obtiene una salida estable en las líneas de datos (supuesto que las líneas CS* y OE* están activadas con suficiente antelación)
tCO: Tiempo de desde la selección del dispositivo Tiempo máximo que transcurre entre que se activa la línea de selección (CS*) y se obtiene una salida estable en las líneas de datos (supuesto que las líneas de dirección y OE* están activadas con suficiente antelación)
tOE: Tiempo de desde la activación de la señal de lectura Tiempo máximo que transcurre entre que se activa la señal de lectura (OE*) y se obtiene una salida estable en las líneas de datos (supuesto que las líneas de dirección y CS* están activadas con suficiente antelación)
tOHA: Tiempo de permanencia de los datos (hold) Tiempo mínimo que deben permanecer los datos estables a la salida después de desactivar las líneas de dirección
estructura y tecnología de computadores
15
4. memoria RAM estática (SRAM) Ciclo de escritura de SRAM
tWC: Tiempo de ciclo de escritura Tiempo mínimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tAS: Tiempo de establecimiento de las direcciones Tiempo mínimo que tienen que estar las direcciones estables antes de activar CS* y WE*
tWP: Tiempo de ancho del pulso de escritura Tiempo mínimo que debe permanecer activa la señal de escritura (WE*) para asegurar el correcto almacenam. de los datos
tCW: Tiempo de ancho del pulso de selección de chip Tiempo mínimo que debe permanecer activa la señal de “chip select” (CS*) para asegurar el correcto almacenam. de los datos
tDW: Tiempo de establecimiento de los datos antes del final del ciclo Tiempo mínimo que deben estar los datos estables en el bus antes de la desactivación de CS* y/o WE*
tWR: Tiempo de recuperación de la escritura Tiempo mínimo que deben permanecer las direcciones estables en el bus después de la escritura
tDH: Tiempo de permanencia de los datos Tiempo mínimo que deben permanecer los datos estables en el bus después de la escritura
estructura y tecnología de computadores
16
4. memoria RAM estática (SRAM) Diseño de placas de memoria SRAM
Ö Ejemplo: Diseñar una placa de memoria de tamaño 64Kx8 a partir de chip de 16Kx1 Ø Nº de chips de memoria necesarios: 32 (4 filas x 8 columnas) Ø Nº total de líneas de dirección: 16 (64Kpalabras de 8 bits) Ø Nº de líneas de dirección de entrada a un chip básico: 14 (16Kpalabras de 1 bit)
A15 A14 A13 -A0 WR* RD* CS*
OE* WE*
14
OE* WE*
14
16Kx1 b0 CS*
0
Descodif.
1
14
16Kx1 b0 CS*
OE* WE*
14
16Kx1 b0 CS*
3
···
CS*
OE* WE*
14 E
OE* WE*
16Kx1 b0
OE* WE*
16Kx1 b0
···
CS*
14
16Kx1 b0 CS*
2 1 0
OE* WE*
14
OE* WE*
14
16Kx1 b0 CS*
CS*
OE* WE*
16Kx1 b0
···
CS*
D7
16Kx1 b0 CS*
OE* WE*
14
16Kx1 b0
estructura y tecnología de computadores
···
CS*
OE* WE*
14
OE* WE*
14
16Kx1 b0
D6
14
16Kx1 b0 CS*
D0
17
4. memoria RAM estática (SRAM) Diseño de placas de memoria RAM y ROM
A0-A15
Ö Ejemplo: Diseñar una placa de memoria de 128Kx32 (64Kx32 de ROM y 64Kx32 de RAM) a partir de:
64
64
64
64
Ø Chips de memoria ROM 64Kx8 Ø Chips de memoria SRAM 32Kx8 A16 CS* A15
estructura y tecnología de computadores
18
5. memoria RAM dinámica (DRAM) Características de la memoria RAM dinámica (DRAM) Ö Celda básica (1 bit) constituida por un condensador y un único transistor MOS Ø La información binaria se mantiene en forma de carga del condensador ð 1 lógico: presencia de carga en el condensador; 0 lógico: ausencia de carga en el condensador
Ø El control de la carga/descarga del condensador se realiza mediante un conmutador ð Implementado mediante un transistor MOS
Ø Los condensadores pierden la carga al cabo de unos pocos milisegundos ð Necesidad de un refresco periódico de la información contenida en la RAM ð El refresco consiste en la lectura del condensador y posterior escritura con idéntico valor (amplificado)
Ö Ventajas
Esquema chip de memoria DRAM 2nx1
Ø Bajo consumo de energía Ø Alta densidad de integración Ø Coste reducido
n/2
Ö Desventajas n Dir.
Ö Aplicación
n/2
Ø Diseño de memoria principal ð Gran tamaño y velocidad baja
Ö Chips de memoria DRAM Ø Tamaño 2nx1 ó 2nx4 Ø Organización 2-1/2-D ð Un array 2n/2x2n/2 por bit
. . .
Matriz de 2n/2 x 2n/2 celdas
. . .
Ø Tiempo de ciclo elevado Ø Necesidad de refresco
Registro de dirección de la fila
Descodific. de filas
RAS*
Registro de dirección de la columna
Selector de columna
CAS*
estructura y tecnología de computadores
BOUT BIN
RAS*: Línea de selección de la fila CAS*: Línea de selección de la columna
R/W*
19
5. memoria RAM dinámica (DRAM) Ciclo de lectura de DRAM tRC: Tiempo de ciclo de lectura Tiempo máximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tASR y tRAH : Tiempos de estabilización y permanencia de la dirección de fila Tiempo mínimo que debe permanecer la dirección de fila estable antes y después de la activación de RAS*
tASC y tCAH : Tiempos de estabilización y permanencia de la dirección de columna Tiempo mínimo que debe permanecer la dirección de columna estable antes y después de la activación de CAS*
tCAS: Ancho del pulso de la señal CAS* Tiempo mínimo que debe permanecer CAS* activada
tRAS: Ancho del pulso de la señal RAS* Tiempo mínimo que debe permanecer RAS* activada
tRDC: Tiempo retardo entre RAS* y CAS* Intervalo temporal que debe transcurrir entre la activación de RAS* y la activación de CAS*
tRAC: Tiempo de desde la activación RAS* Tiempo máximo que transcurre la activación de RAS* y la aparición de datos estables a la salida
tCAC: Tiempo de desde la activación CAS* Tiempo máximo que transcurre la activación de CAS* y la aparición de datos estables a la salida
tOFF: Tiempo de permanencia de los datos Tiempo mínimo que deben permanecer los datos estables a la salida después de desactivar las líneas RAS* y CAS* Tiempo total de
=
Tiempo de a fila
+
Tiempo de a columna
estructura y tecnología de computadores
20
5. memoria RAM dinámica (DRAM) Ciclo de escritura de DRAM tRC: Tiempo de ciclo de escritura Tiempo máximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo
tASR y tRAH : Tiempos de estabilización y permanencia de la dirección de fila Tiempo mínimo que debe permanecer la dirección de fila estable antes y después de la activación de RAS*
tASC y tCAH : Tiempos de estabilización y permanencia de la dirección de columna Tiempo mínimo que debe permanecer la dirección de columna estable antes y después de la activación de CAS*
tCAS: Ancho del pulso de la señal CAS* Tiempo mínimo que debe permanecer CAS* activada
tRAS: Ancho del pulso de la señal RAS* Tiempo mínimo que debe permanecer RAS* activada
tRDC: Tiempo retardo entre RAS* y CAS* Intervalo temporal que debe transcurrir entre la activación de RAS* y la activación de CAS*
tWP: Tiempo de ancho de la señal de escritura Tiempo mínimo que debe permanecer la señal de escritura activada (R/W*=0)
tDS y tDH : Tiempos de estabilización y permanencia de los datos Tiempo mínimo que debe permanecer los datos estables antes y después de la activación de CAS*
estructura y tecnología de computadores
21
5. memoria RAM dinámica (DRAM) Diseño de placas de memoria DRAM
Ö Ejemplo: Diseñar una placa de memoria de tamaño 256Kx8 a partir de chip de 64Kx1 Ø Nº de celdas necesarias: 32 (4 filas x 8 columnas) Ø Nº total de líneas de dirección: 18 (256Kpalabras de 8 bits) Ø Nº de líneas de dirección de entrada a un chip básico: 16 (64Kpalabras de 1 bit)
A17 A16 A15 -A0 R/W*
A16-A 0
CAS* CAS 3*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
···
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
RAS* A16-A 0
1 0
Descodif.
E 3 2
CAS 2*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
1 0 A16-A 0
CAS 1*
A16-A 0
CAS 0*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
A16-A 0
D7
A16-A 0
A16-A 0
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
R/W* bIN DRAM 64Kx1 bOUT CAS* RAS*
D6
D0
estructura y tecnología de computadores
22
5. memoria RAM dinámica (DRAM)
1980 1983 1985 1989 1992 1996 1999
Tamaño Chip 64 Kbits 256 Kbits 1 Mbits 4 Mbits 16 Mbits 64 Mbits 128 Mbits
T. (ns) 250 185 135 110 90 60 10
Coste (ptas. por MB) 225000 75000 30000 7500 2500 1500 200
Tamaño Chip (Kbits) Tamaño chip (Kbits)
Año
Tiempo (ns)
140000
300
120000
250
100000
200
80000 60000
150
40000
100 50
20000 0 1980
1985
1990
1995
0 2000
Año
Diferencias entre la evolución de la velocidad de la DRAM, la SRAM y el procesador Ö Las prestaciones del procesador crecen mucho más rápidamente que las prestaciones de la DRAM Ø El ancho de banda con memoria se convierte en un cuello de botella cada vez más importante Ø Fenómeno denominado “memory gap” Ö Necesidad de utilizar técnicas arquitectónicas que reduzcan este problema Ø Organizaciones avanzadas de DRAM Ø EDRAM, EDO RAM, CDRAM, RDRAM, etc. Ø Utilización de memoria cache (SDRAM) Ø Entrelazamiento de la memoria
estructura y tecnología de computadores
Tiempo (ns)
Evolución de la memoria DRAM
23
5. memoria RAM dinámica (DRAM) Organización avanzada de DRAM Ö Existen numerosas técnicas arquitectónicas para mejorar las prestaciones de la memoria principal basada en DRAM DRAM mejorada (EDRAM, “Enhaced DRAM” y EDO RAM “Extended Data Output DRAM”) Ö Cada chip de memoria DRAM tiene asociado un buffer para almacenar la última fila leída Ö En los s siguientes se compara los N/2 bits más significativos de la dirección con la almacenada en el registro de dirección de la fila (que contiene la dirección de la última fila leída) Ø Si la dirección de fila coincide se puede tomar el dato directamente del buffer Ö Cuando se leen varias palabras consecutivas con la misma dirección de fila se reduce el tiempo de a memoria Ø El tiempo de es igual al tiempo de a la columna
64 Kbits 256 Kbits 1 Mbits 4 Mbits 16 Mbits 64 Mbits
T. Total (ns) 250 185 135 110 90 60
T. a palabras consecutivas (ns) 150 100 40 40 30 20
n/2 n Dir.
Registro de dirección de la fila
. . .
Matriz de 2n/2 x 2n/2 celdas
. . .
Tamaño Chip
Descodific. de filas
RAS*
Comparador =
n/2
Registro de dirección de la columna
buffer de 2n/2 bits (última fila leída) Selector de columna
CAS*
estructura y tecnología de computadores
BOUT BIN
24
5. memoria RAM dinámica (DRAM) DRAM cache (CDRAM) Ö Dispone también de una cache SDRAM que puede utilizarse de dos modos: Ø Como buffer de almacenamiento de las filas para acelerar el a posiciones de memoria consecutivas (similar a la EDRAM o EDO RAM) Ø Como una verdadera memoria cache dentro de la jerarquía de memoria
DRAM síncrona (SDRAM) Ö La SDRAM intercambia datos con la U de forma sincronizada con una señal de reloj externa Ø La SDRAM lee o escribe datos bajo el reloj del control del sistema Ø Cada transferencia consume un número fijo de ciclos de reloj Ö Ventajas de la SDRAM sobre la DRAM asíncrona Ø Más rápida puesto que no necesita intercambiar señales de control Ø La U puede realizar otras tareas mientras se preparan o escriben los datos ð En la DRAM asíncrona la U debe permanecer inactiva durante este intervalo de tiempo
DRAM Rambus (RDRAM) Ö La RDRAM tiene un encapsulado vertica Ø Todos los conectores están en un lateral Ø El bus que conecta el procesador con la memoria puede ser de menor longitud (menos de 12 com) ð Las transferencias pueden realizarse a mayor velocidad
estructura y tecnología de computadores
R/W*
Related Documents 543cg
Organizacion De La Memoria 93h2j
May 2021 0
Psicologia De La Organizacion 2286q
December 2019 941
Organizacion De La Publicidad 6l4t2u
October 2021 0
Formatos De La Organizacion 217115
April 2021 0
Desafios De La Organizacion 4hr4r
December 2019 41
Organizacion De La u 556dq
January 2021 0More Documents from "Andres Moreno" 3p68o
Album De Ficha(alma Delia 3m651u
February 2023 0
Organizacion De La Memoria 93h2j
May 2021 0
Formato Liquidar Contrato A Termino Fijo 111n29
January 2023 0
Inductancia De Un Solenoide 3p675o
April 2020 33
Tipos De Empresa Contabilidad 291g5e
December 2019 50